1. FPGA概述

FPGA是英文Field ProgRAMmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)

2. FPGA芯片結(jié)構(gòu)

FPGA芯片主要由三部分組成，分別是IOE（input output element，輸入輸出單元）、LAB（logic array block，邏輯陣列塊，對(duì)于Xilinx稱之為可配置邏輯塊CLB）和Interconnect（內(nèi)部連接線）。

2.1 IOE

IOE是芯片與外部電路的物理接口，主要完成不同電氣特性下輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，比如從基本的LVTTL/LVCMOS接口到PCI/LVDS/RSDS甚至各種各樣的差分接口，從5V兼容到3.3V/2.5V/1.8V/1.5V的電平接口，下面是ALTERA公司的Cyclone IV EP4CE115F29設(shè)備的IOE結(jié)構(gòu)

EP4CE115F29設(shè)備的IOE結(jié)構(gòu)圖

FPGA的IOE按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)，通過軟件的靈活配置，可匹配不同的電器標(biāo)準(zhǔn)與IO物理特性，而且可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上/下拉電阻，Cyclone IV設(shè)備有8個(gè)IO blank（組），見下圖：

Cyclone IV設(shè)備的IO組

2.2 LAB

LAB是FPGA的基本邏輯單元，其實(shí)際的數(shù)量和特性依據(jù)所采用的器件的不同而不同，EP4CE115F29設(shè)備的每個(gè)LAB的布局包括16個(gè)LE、LAB控制信號(hào)、LE carry chains、Register chains和Local interconnect，其LAB結(jié)構(gòu)圖如下：

LAB結(jié)構(gòu)圖

LE是Cyclone IV設(shè)備最小的邏輯單元，每個(gè)LE主要有LUT和寄存器組成的，

LE的結(jié)構(gòu)圖

查找表LUT（Look-Up-Table）其本質(zhì)是一個(gè)靜態(tài)存儲(chǔ)器SRAM，目前FPGA多采用4輸入的LUT，每個(gè)LUT可以看作一個(gè)有4位地址線的16×1的RAM。當(dāng)我們通過原理圖或HDL語言描述了一個(gè)邏輯電路后，F(xiàn)PGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM。這樣，在FPGA工作時(shí)，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出。

LUT的實(shí)現(xiàn)原理圖

2.3 Interconnect

FPGA內(nèi)部連接線很豐富，根據(jù)數(shù)據(jù)手冊(cè)的描述，主要有圖3中的Row interconnect、column interconnect、Direct link interconnect、和Local interconnect和Register chain interconnect（寄存器之間連接的連接線）。

內(nèi)部連接線聯(lián)通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號(hào)再連接線上的驅(qū)動(dòng)能力和傳輸速度。在實(shí)際開發(fā)中，設(shè)計(jì)者不需要直接選擇連接線，布局布線器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表（這由綜合生成）的拓?fù)浣Y(jié)構(gòu)和約束條件選擇連接線來連通各個(gè)邏輯單元，所以，從本質(zhì)上來說，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切和直接、直接的關(guān)系。

3. FPGA工作原理

FPGA利用小型查找表（16×1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端（見圖4），觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。

4. FPGA開發(fā)流程

原理圖和HDL（Hardware description language，硬件描述語言）是兩種最常用的數(shù)字硬件電路描述方法，其中HDL設(shè)計(jì)法具有更好的可移植性、通用性和模塊劃分與重用性的特點(diǎn)，在目前的工程設(shè)計(jì)中被廣泛使用，下面對(duì)FPGA設(shè)計(jì)熟悉電路時(shí)的開發(fā)流程是基于HDL的。

FPGA的開發(fā)流程

1） 系統(tǒng)功能設(shè)計(jì)

在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行的是方案論證、系統(tǒng)設(shè)計(jì)和FPGA芯片選擇等準(zhǔn)備工作。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標(biāo)和復(fù)雜度，對(duì)工作速度和芯片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計(jì)方案和合適的器件類型。一般都采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)分成若干個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接使用EDA元件庫為止。

2） RTL級(jí)HDL設(shè)計(jì)

RTL級(jí)（Register Transfer Level，寄存器傳輸級(jí)）指不關(guān)注寄存器和組合邏輯的細(xì)節(jié)（如使用了多少個(gè)邏輯門、邏輯門的連接拓?fù)浣Y(jié)構(gòu)等），通過描述數(shù)據(jù)在寄存器之間的流動(dòng)和如何處理、控制這些數(shù)據(jù)流動(dòng)的模型的HDL設(shè)計(jì)方法。RTL級(jí)比門級(jí)更抽象，同時(shí)也更簡單和高效。RTL級(jí)的最大特點(diǎn)是可以直接用綜合工具將其綜合成為門級(jí)網(wǎng)表，其中RTL級(jí)設(shè)計(jì)直接決定著系統(tǒng)的功能和效率。

3） RTL級(jí)仿真

也稱為功能（行為）仿真，或是綜合前仿真，是在編譯之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延遲信息，僅對(duì)初步的功能進(jìn)行檢測(cè)。仿真前，要先利用波形編輯器和HDL等建立波形文件和測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察各個(gè)節(jié)點(diǎn)信號(hào)的變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。雖然功能仿真不是FPGA開發(fā)過程中的必需步驟，但卻是系統(tǒng)設(shè)計(jì)中最關(guān)鍵的一步。

為了提高功能仿真的效率，需要建立測(cè)試平臺(tái)testbench，其測(cè)試激勵(lì)一般使用行為級(jí)HDL語言描述，其中RTL級(jí)模塊是可綜合的，它是行為級(jí)模塊的一個(gè)子集合。

4） 綜合

所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。就目前的層次來看，綜合優(yōu)化（Synthesis）是指將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實(shí)的門級(jí)電路。真實(shí)具體的門級(jí)電路需要利用FPGA制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門級(jí)結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門級(jí)結(jié)構(gòu)網(wǎng)表，HDL程序的編寫必須符合特定綜合器所要求的風(fēng)格。由于門級(jí)結(jié)構(gòu)、RTL級(jí)的HDL程序的綜合是很成熟的技術(shù)，所有的綜合器都可以支持到這一級(jí)別的綜合。常用的綜合工具有Synplicity公司的Synplify/Synplify Pro軟件以及各個(gè)FPGA廠家自己推出的綜合開發(fā)工具。

5） 門級(jí)仿真

也稱為綜合后仿真，綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影響。但這一步驟不能估計(jì)線延時(shí)，因此和布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。目前的綜合工具較為成熟，對(duì)于一般的設(shè)計(jì)可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計(jì)意圖不符，則需要回溯到綜合后仿真來確認(rèn)問題之所在。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。

6） 布局布線

實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，將工程的邏輯和時(shí)序與器件的可用資源匹配。布局布線是其中最重要的過程，布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個(gè)元件。也可以簡單地將布局布線理解為對(duì)FPGA內(nèi)部查找表和寄存器資源的合理配置，布局可以被理解挑選可實(shí)現(xiàn)設(shè)計(jì)網(wǎng)表的最優(yōu)的資源組合，而布線就是將這些查找表和寄存器資源以最優(yōu)方式連接起來。

目前，F(xiàn)PGA的結(jié)構(gòu)非常復(fù)雜，特別是在有時(shí)序約束條件時(shí)，需要利用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線。布線結(jié)束后，軟件工具會(huì)自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。由于只有FPGA芯片生產(chǎn)商對(duì)芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。

7） 時(shí)序仿真

是指將布局布線的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中來檢測(cè)有無時(shí)序違規(guī)（即不滿足時(shí)序約束條件或器件固有的時(shí)序規(guī)則，如建立時(shí)間、保持時(shí)間等）現(xiàn)象。時(shí)序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實(shí)際工作情況。由于不同芯片的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)帶來不同的影響。因此在布局布線后，通過對(duì)系統(tǒng)和各個(gè)模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)系統(tǒng)性能，以及檢查和消除競爭冒險(xiǎn)是非常有必要的。

8） FPGA板級(jí)調(diào)試

通過編程器將布局布線后的配置文件下載至FPGA中，對(duì)其硬件進(jìn)行編程。配置文件一般為.pof或.sof文件格式，下載的方式包括AS（主動(dòng)）、PS（被動(dòng)）、JTAG（邊界掃描）等方式。

邏輯分析儀（Logic Analyzer，LA）是FPGA設(shè)計(jì)的主要調(diào)試工具，但需要引出大量的測(cè)試管腳，且LA價(jià)格昂貴。目前，主流的FPGA芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀（如Xilinx ISE中的ChipScope、Altera QuartusII中的SignalTapII以及SignalProb）來解決上述矛盾，它們只需要占用芯片少量的邏輯資源，具有很高的實(shí)用價(jià)值。